400 Gb/s QSFP-DD DCO 120km émetteur-récepteur

Les modules 400G ZR QSFP-DD DCO sont basés sur le DP- 16QAM prenant en charge une bande C étendue, une détection cohérente de diversité de polarisation et une égalisation de liaison électronique avancée. La compensation de dispersion chromatique peut être appliquée au côté réception du démodulateur. Ce module est géré en utilisant l'interface à deux fils qui est spécifiée dans la spécification de l'interface de gestion commune (CMIS).

Le module utilise un connecteur QSFP-DD spécification matérielle QSFP-DD MSA à 76 broches pour toutes les interfaces électriques avec la carte hôte, tandis que les interfaces optiques côté ligne sont fournies par les réceptacles optiques sur le QSFP-DD. Le module peut être réparti en trois parties fonctionnelles: chemin TX, chemin RX et bloc de contrôle et de puissance.

L'interface hôte est composée d'un total de 8 voies de SerDes à grande vitesse. Cela permet au module de prendre en charge une interfaces pour l'application 400G: une double interface client indépendante en mode 4 voies (pour l'application 400GbE) et quatre interfaces client indépendantes en mode double voie (pour l'application 4 * 100GbE).

L'interface de communication de gestion fournit un certain nombre d'opérations de gestion élémentaires qui permettent à l'hôte de lire ou d'écrire dans des registres de gestion de la taille d'un octet dans la carte de mémoire de gestion du module. Il existe des opérations de lecture et d'écriture à la fois pour les octets simples et pour les séquences d'octets contigus. Deux types d'opérations de lecture, soit avec adressage implicite (lu à partir de l'adresse actuelle), soit avec adressage explicite, sont pris en charge.

L'interface de communication de gestion distingue un rôle et un rôle de s. L'hôte est le et le module est le s.

Le initie toutes les opérations qui mènent au transfert de données. Les données peuvent être transférées du au s (dans les opérations d'écriture) et du s au (dans les opérations de lecture).

Caractéristiques

● Prend en charge l'espacement des canaux Flex-grid DWDM en bande C

● Interfaces côté client de soutien: 400GAUI-8/4*100GAUI-2

● Soutenir la DP-16QAM côté ligne avec CFEC

● Facteur de forme standard de type QSFP-DD 2

● Connecteur conforme MSA QSFP-DD 76pin

● Conforme aux 5.0 CMIS

● Conforme à l'accord de mise en œuvre de l'OIF pour le CMIS Cohérent, Rev 01.1

● OIF-400ZR-01.0_reduced2.pdf

● RoHS conforme

Application typique

Le champ d'application du module est largement utilisé des interconnexions court-courrier (ZR) au métro (MR). Comme le montre la figure 1, il comprend des voies à haute donnée, une seule alimentation 3.3V, une interface IIC pour le contrôle du module et un rapport d'état, et les broches dédiées d'alarme et de contrôle (non indiquées sur la figure 1).

Figure 1. Diagramme du bloc émetteur-récepteur

Interface hôte

La prise en charge du module pour les applications larges avec les interfaces hôtes: 400GAUI-8/100GUI-2. L'interface hôte est conforme aux normes de protocole existantes et fonctionne sur des spécifications de couche physique standard. La terminaison, le mappage et/ou l'agrégation de ce signal est dans une structure de trame ZR interne. La structure du cadre ZR est ensuite adaptée au moteur CFEC et au cadre DSP pour la transmission sur l'interface média cohérente. La signalisation de l'interface hôte est conforme au protocole et aux normes électriques existants tels que définis par IEEE 802.3TM-2018.

L'interface hôte est conforme à une interface électrique puce à module à très courte portée CEI-56G VSR-PAM4 pour le codage PAM4.

Interface média

L'interface média utilise la modulation DP-16QAM, la détection cohérente de la diversité de polarisation et l'égalisation avancée de la liaison électronique avec dispersion omatique et compensation de retard de groupe différentiel.

Le module termine le signal d'interface hôte puis les mappe et les regroupe en une structure de trame ZR interne. La structure du cadre ZR est ensuite adaptée au moteur CFEC et au cadre DSP pour la transmission sur l'interface média cohérente.

Connecteur électrique hôte et missions de broches

Les interfaces électriques, y compris les attributions de pads pour les données, le contrôle, l'état et les alimentations électriques et les exigences de disposition des PCB de l'hôte, du module sont entièrement conformes à la spécification QSFP-DD MSA QSFP-DD-Hardware, rev 5.0.

Le cas du module QSFP-DD est isolé de la terre de circuit du module, GND, pour fournir au concepteur d'équipement une flexibilité concernant les connexions entre les boucliers d'interférences électromagnétiques externes et la terre de circuit, GND, du module.

Figure 2. Connecteur conforme MSA

Évaluations maximales absolues

Il faut noter que le fonctionnement au-delà de toute valeur nominale maximale absolue individuelle pourrait causer des dommages permanents à ce module.

Conditions de fonctionnement

Alimentation électrique

Le 400G ZR QSFP-DD DCO est un module Power Class 8. Afin d'éviter de dépasser la capacité d'alimentation du système hôte, lors de la prise à chaud, du cycle d'alimentation ou de la réinitialisation, tous les modules QSFP-DD doivent être mis sous tension en mode faible puissance si le mode LPMode est affirmé. Si LPMode n'est pas affirmé, le module passera en mode haute puissance sans intervention de l'hôte. Les valeurs de spécification des courants maximums instantanés, soutenus et stationnaires à chaque classe de puissance sont données dans le tableau 5. Les exigences d'alimentation sont spécifiées dans le tableau ci-dessous.

Pins de contrôle matériel et d'état

En plus de l'interface série à 2 fils, le module dispose des signaux à basse vitesse suivants pour le contrôle et l'état:

● ModSelL

● Réinitialiser

● LPMode

● ModPrsL

● IntL

● Epps

ModSelL

Le ModSelL est un signal d'entrée qui doit être tiré sur Vcc dans le module QSFP-DD. Lorsqu'il est maintenu bas par l'hôte, le module répond aux commandes de communication série à 2 fils. Le ModSelL permet l'utilisation de plusieurs modules QSFP-DD sur un seul bus d'interface à 2 fils. Lorsque ModSelL est «élevé», le module ne doit pas répondre ou n'accepter aucune communication d'interface à 2 fils de l'hôte.

Afin d'éviter les conflits, le système hôte ne doit pas tenter de communications d'interface à 2 fils dans le temps de désaffirmation de ModSelL après l'acte de QSFP-DD modules. De même, l'hôte doit attendre au moins la période du temps d'affirmation de ModSelL avant de communiquer avec le module nouvellement ed. Les périodes d'assertion et de désassertion de différents modules peuvent se chevaucher tant que les exigences de synchronisation ci-dessus sont remplies.

Réinitialiser

Le signal ResetL doit être tiré sur Vcc dans le module. Un niveau bas sur le signal ResetL pour une durée supérieure à la longueur d'impulsion minimale (t_Reset_init) initie une réinitialisation complète du module, renvoyant tous les paramètres du module utilisateur à leur état par défaut.

LPMode

LPMode est un signal d'entrée. Le signal LPMode doit être tiré jusqu'à Vcc dans le module QSFP-DD. LPMode est utilisé dans le contrôle du mode d'alimentation du module.

Voir la section 6.3.1.3 du SMIC.

ModPrsL

ModPrsL doit être tiré vers le haut jusqu'à Vcc Host sur la carte hôte et tiré bas dans le module. Le ModPrsL est affirmé «Low» lorsque le module est ed. Le ModPrsL est dégradé «High» lorsque le module est physiquement absent du connecteur hôte en raison de la résistance de traction sur la carte hôte.

La signalisation basse vitesse autre que l'interface SCL et SDA est basée sur le TTL basse tension (LVTTL) fonctionnant en Vcc. Vcc fait référence aux tensions d'alimentation génériques de VccTx, VccRx, Vcc host ou Vcc1. Les hôtes doivent utiliser une résistance de traction connectée à l'hôte Vcc sur chacune des interfaces à 2 fils SCL (horloge), SDA (données) et toutes les sorties d'état à faible vitesse. Le SCL et SDA est une interface hot plug qui peut prendre en charge une topologie de bus. Pendant l'ion du module ou le retrait, le module peut mettre en œuvre un circuit pré-ge qui empêche de corrompre les transferts de données d'autres modules qui utilisent déjà le bus.

Les spécifications électriques à faible vitesse QSFP-DD sont données dans le tableau 6. Cette spécification garantit la compatibilité entre le bus hôte et l'interface à 2 fils.

Couche physique

La couche physique supportant la communication entre l'hôte et le module est l'interface série Two Wire (TWI). Le TWI se compose d'un signal d'horloge (SCL) et d'un signal de données (SDA).

SCL et SDA comprennent une interface série à 2 fils entre l'hôte et le module utilisant le protocole TWI. SCL est défini comme le signal d'horloge d'interface série et SDA comme signal de données d'interface série. Les deux signaux sont à drain ouvert et nécessitent des résistances de traction à 3.3V sur l'hôte. La valeur de la résistance de traction doit être de 1k ohms à 4.7k ohms en fonction de la charge capacitive.

Les deux signaux (SCL et SDA) sont des broches à collecteur ouvert bidirectionnel et nécessitent une traction externe vers VCC sur le PCB hôte. L'activation de la ligne nécessite de la tirer vers le bas (câblée). La capacité totale du bus ne doit pas dépasser 400pF.

Cette interface à 2 fils prend en charge les vitesses de bus:

· Mode rapide-Mode rapide I2C (Fm) ≤ 400 kbit/s

· Mode rapide plus - I2C Rapide-Mode Plus (Fm +) ≤ 1 Mbit/s

Le signal SDA est bidirectionnel. Pendant le transfert de données binaires, le signal SDA doit faire la transition lorsque SCL est faible. Les transitions SDA lorsque SCL est élevé sont utilisées pour marquer le début (START) ou la fin (STOP) d'un transfert de données.

Spécifications électriques à grande vitesse

L'émetteur et le récepteur sont conformes à la spécification électrique CEI-56G-VSR-PAM4 (OIF-CEI-04.0).

Les lignes de données sont couplées AC et terminées dans le module selon le chiffre suivant du QSFP-DD MSA. Les signaux à grande vitesse suivent les spécifications électriques des CEI-56G-VSR-PAM telles que définies en OIF-CEI-04.0.

Les signaux à grande vitesse se composent de 8 paires différentielles d'émission et 8 de réception identifiées comme TX[8:1]p / TX[8:1]n et RX[8:1]p / RX[8:1]n. Ces signaux peuvent être utilisés en 400GAUI-8 en fonction de la capacité du mode host.400GAUI-8 fournit 8 voies différentielles en utilisant la signalisation PAM4 fonctionnant à 26.5625 GBaud. Il en résulte 8 voies de 50 Gb/s pour un total de 400 Gb/s. Ce mode permet la connexion aux configurations PMD de 400GUAI-8.

Les actériques électriques suivantes sont définies par rapport à l'environnement d'exploitation recommandé, sauf indication contraire.

Caractéristiques électriques pour l'émetteur

Caractéristiques électriques pour le récepteur

Recul

Le module prend en charge la fonctionnalité de bouclage. Le bouclage de l'hôte (Loopback ①) et le bouclage du réseau (Loopback ②) sont affichés à la figure 4. Pour plus de détails sur le contrôle du mode de bouclage, veuillez vous référer à Référence [2]. En boucle optionnelle, TXn est retourné à RXn, par exemple TX0 vers RX0, à la fois côté hôte et média.

Figure3:Module Orientation de la boucle

Spécifications optiques

Toutes les spécifications données dans ce document sont des numéros de fin de vie et sont valables dans des conditions d'exploitation sauf indication spécifique:

Spécifications de l'émetteur optique

Récepteur optique Spécifications

Force d'insertion, d'extraction et de rétention

Spécification EMI, EMC et ESD

Le module est conforme aux exigences énumérées dans le tableau ci-dessous lorsqu'il est installé dans l'équipement hôte.

Dessin de contour (mm)

 
Figure4: Module QSFP-DD Dessin mécanique

Applications

● DCI

● Réseau de métro